Diseño e implementación de un procesador dinámicamente reconfigurable basado en la arquitectura RISC-V utilizando un FPGA y aplicado a cifrado de datos

Abstract

El propósito del presente trabajo de tesis es implementar un sistema digital en un FPGA que conmute, mediante reconfiguración dinámica parcial, la lógica de unidades aceleradoras conectadas a un núcleo de procesador de arquitectura RISC-V. A partir de esta implementación, la hipótesis del trabajo de tesis sostiene que es posible aumentar el rendimiento de distintas aplicaciones sin utilizar una mayor cantidad de recursos. El paradigma del uso de aceleradores surge como solución a las limitaciones actuales que se tienen para aumentar el rendimiento de los procesadores ya que, si bien la ley de Moore sigue siendo extendida por los fabricantes, el rendimiento por consumo energético es cada vez más bajo. Por esta razón, el presente trabajo de tesis explora el uso de aceleradores de distintos algoritmos utilizando una arquitectura reconfigurable, que permita una implementación multiplexada en el tiempo en lugar de ocupar un mayor espacio físico del FPGA. La metodología de investigación aplicada es cuantitativa. El sistema completo es implementado en una tarjeta de desarrollo Nexys 4-DDR y es probado con aceleradores de los algoritmos de cifrado AES y DES, donde se obtiene un aumento en el rendimiento de 135.60 con respecto a la ejecución de software en una arquitectura convencional. El presente trabajo de tesis concluye que es posible manejar la reconfiguración dinámica parcial desde un procesador no oficial del fabricante Xilinx, y que el sistema implementado logra un mejor rendimiento para distintas aplicaciones sin variar el consumo de recursos de hardware.

The purpose of this thesis work is to implement a digital system in an FPGA that switches, through dynamic partial reconfiguration, the logic of accelerator units connected to a RISC- V architecture processor core. Based on this implementation, the thesis hypothesis argues that it is possible to increase the performance of different applications without using a greater amount of resources. The paradigm of using accelerators emerges as a solution to the current limitations to increase the performance of processors since, although Moore’s law continues to be extended by manufacturers, performance by energy consumption is increasingly lower. For this reason, this thesis work explores the use of accelerators using a reconfigurable architecture, which allows a time multiplexed implementation instead of occupying a larger physical space in a FPGA. The applied research methodology is quantitative. The complete system is implemented on a Nexys 4-DDR development board and is tested with AES and DES encryption algorithm accelerators, obtaining a performance increase of 135.60 with respect to running software on a conventional architecture. This thesis work concludes that it is possible to manage partial dynamic reconfiguration from an unofficial Xilinx manufacturer's processor and that the implemented system achieves better performance for different applications without altering hardware resource consumption.